打造前沿的
HPC 晶片。

統領整個數位設計生命週期，從架構到 tape-out 的頂級主管職位。 結合 ASIC 開發的深厚技術經驗與高效能 AI 晶片的策略領導能力。

• 策略領導：制定 RTL (SystemVerilog/Verilog) 與驗證方法 (UVM, Formal) 的技術藍圖。
• PPA 最佳化：推動低功耗設計、效能/面積調校，以及架構演進 (RISC-V, 3D-IC)。
• 一次到位的 silicon：帶領團隊完成嚴謹驗證——coverage-driven、assertions、VIP 整合——以避免昂貴的重新設計。
• 跨職能協作：串聯架構、實體設計 (STA/Synthesis) 與軟體團隊。

負責整個軟體 stack，從 kernel-level 驅動程式與 runtime 一路到編譯器後端與 framework 整合。定義使晶片可用的開發者體驗。

• 策略：編譯器、runtime、驅動程式、以及高階 framework (PyTorch、vLLM、TensorRT 等) 支援的藍圖。
• 效能：推動 operator-level 最佳化、kernel scheduling 與端到端推論吞吐量。
• 招募與組織：建立並領導橫跨編譯器、runtime 與 ML systems 的軟體工程組織。
• 客戶協作：與部署客戶合作完成上線整備與整合。

管理並擴大 RTL 設計團隊。負責將微架構規格轉化為可合成、 可驗證、且具高效能的 RTL。

• 主持 block 與 chip-level 的設計審查；確立 coding standards 與設計意圖。
• 掌握符合 PPA 目標的微架構/RTL 取捨決策。
• 協調 DV、實體設計與架構在整體設計時程中的合作。
• 指導資深與主任 RTL 工程師。

建立並領導驗證組織。制定方法學、覆蓋率策略， 以及 block、子系統、chip-level 各層級的 sign-off 標準。

• 掌管 UVM testbench 架構、coverage closure 與 regression 策略。
• 推動 formal verification、assertion-based 方法學與 VIP 整合。
• 定義 block、整合、chip-level 各里程碑的 sign-off 標準。
• 與 emulation/post-silicon 驗證合作，建立全週期信心。

領導橫跨編譯器、runtime 與推論服務團隊的軟體工程組織。 掌管執行品質、工程流程、招募與指導。 與軟體工程副總共同負責策略與藍圖。

• 管理橫跨編譯器、runtime、kernels 與 serving 的資深與主任 IC。
• 掌管整個軟體 stack 的交付、品質與技術債管理。
• 推動工程流程：code review、CI/CD、release 管理、on-call。
• 招募、培育並留任資深軟體工程人才。

領導架構與效能模型團隊。負責晶片的微架構定義、 支撐每項設計決策的效能投影方法、以及決定面積與功耗如何分配的 design-space exploration。

• 定義並推動橫跨運算、記憶體階層與互連的微架構。
• 掌管效能模型 stack：cycle-accurate、analytical 以及 post-silicon correlation。
• 執行 design-space exploration；量化架構選擇對 PPA 與工作負載的影響。
• 指導效能架構師；與 RTL、軟體、產品共同制定藍圖。

在 RTL 撰寫之前，先定義什麼是好的效能並加以驗證。 建立驅動架構決策的模型、找出瓶頸， 並在 silicon 回來之後驗證模型與真實晶片的對應。

• 為運算、記憶體階層與互連建立 cycle-accurate 與 analytical 效能模型。
• 剖析目標 AI 工作負載；找出瓶頸並量化提案中的架構變更。
• 推動 PPA 取捨研究；串接架構、RTL 與實體設計之間的回饋迴路。
• 資深：5 年以上；主任：10 年以上加速器 / CPU / GPU 效能建模經驗。

設計並實作 AI 加速的微架構區塊。 從規格到 silicon-ready RTL 全程負責。

• 撰寫 production 等級的 SystemVerilog/Verilog，涵蓋運算、記憶體與互連區塊。
• 在嚴格目標下對功耗、面積與頻率進行最佳化。
• 與驗證、合成與實體設計緊密合作。
• 資深：5 年以上；主任：10 年以上加速器/SoC 設計經驗。

驗證複雜的區塊與子系統。 建立其他工程師依賴的 testbench 基礎建設。

• 架構 UVM testbench 並撰寫 directed/random/coverage-driven 測試。
• 推動 coverage closure 並進行 end-to-end 的 root cause 分析。
• 適時運用 formal methods、assertions 與 constrained-random。
• 資深：5 年以上；主任：10 年以上 pre-silicon DV 經驗。

在 emulation/FPGA 平台上完成設計 bring-up， 在 silicon 回來之前進行整體系統驗證、軟體 bring-up 與客戶展示。

• 為 FPGA/emulation 進行設計分割；管理記憶體模型與時鐘域。
• 建立並維護 emulation 基礎建設 (Palladium、Veloce、Protium，或 Xilinx/Altera FPGA 板)。
• 與 SW 團隊合作完成 pre-silicon 的硬體+軟體共同驗證。
• 資深：5 年以上；主任：10 年以上 emulation/prototyping 經驗。

打造把模型變成可在我們晶片上高效執行的軟體 stack。 從 kernels 與 runtime，一路到編譯器後端與 framework 整合。

• 為推論工作負載設計編譯器 passes、kernel libraries 與 runtime。
• 整合 PyTorch、vLLM 與其他 production 推論 framework。
• 剖析、調校並最佳化端到端模型效能。
• 資深：5 年以上；主任：10 年以上 ML systems / 加速器軟體經驗。

打造在我們晶片之上實際部署的 production 推論服務層。 連續批次、請求排程、KV-cache 管理、多租戶 SLO， 以及 vLLM/SGLang/TensorRT-LLM 等級的服務基礎建設。

• 設計並實作請求排程器、批次器與 KV-cache 管理器。
• 掌管在真實 LLM serving 工作負載上的 latency-SLO 與吞吐量目標。
• 整合 HTTP/gRPC 前端、可觀測性 (metrics、tracing、request-level debug) 與多租戶隔離。
• 資深：5 年以上；主任：10 年以上 ML serving / 分散式推論 / production LLM stack 經驗。

端到端負責晶片的功耗架構：預算、低功耗設計意圖、 電壓 / 時鐘域以及散熱範圍。 確保晶片落在功耗與散熱目標之內。

• 由上而下分配運算、記憶體與 I/O 的功耗預算。
• 電壓 / 時鐘域分割、DVFS、power gating 與 UPF 流程。
• 散熱模型、封裝協同設計、silicon 功耗特性化。
• 資深：5 年以上；主任：10 年以上低功耗 / 功耗架構經驗。

設計並整合晶片的外部記憶體子系統。 負責 controller 架構、PHY 整合， 以及端到端的記憶體頻寬與延遲目標。

• DDR / LPDDR / HBM controller 架構，以及與供應商 PHY 的整合。
• 針對混合頻寬與延遲敏感流量的排程器、refresh 與 QoS 設計。
• Bring-up、訓練，以及跨 PVT 的 post-silicon 特性化。
• 資深：5 年以上；主任：10 年以上記憶體控制器 / DRAM 子系統設計經驗。

設計並整合晶片到晶片、晶片到 host 的高速 SerDes。 負責 link bring-up、equalisation 與訊號完整性 sign-off。

• 多 Gbps lane 的 SerDes 架構、PHY 整合與 link training。
• Equalisation、jitter 預算與通道建模。
• 實驗室 bring-up、BER 特性化、post-silicon correlation。
• 資深：5 年以上；主任：10 年以上 SerDes / 高速 I/O 經驗。

負責 PCIe / CXL host interface， 從 controller IP 整合到驗證與 post-silicon compliance。

• PCIe Gen4/Gen5/Gen6 controller 整合；視情況導入 CXL。
• Link training、錯誤處理、power management 與 compliance。
• 與軟體團隊合作進行 driver-level 的共同 debug。
• 資深：5 年以上；主任：10 年以上 PCIe / host-interface 設計經驗。

在整顆晶片上負責 design-for-test：scan 插入、MBIST、 ATPG 樣式產生，以及 manufacturing test 的測試覆蓋率封閉。

• 整體設計上的 scan 架構、壓縮與 stitching。
• 內嵌記憶體的 MBIST 插入與 repair 流程。
• ATPG 樣式產生與 tester time 最佳化。
• 資深：5 年以上；主任：10 年以上 DFT / manufacturing test 經驗。

在先進製程節點上將 RTL 帶過 synthesis、place & route、 timing closure 以及 physical sign-off。 負責 block 與 chip-level PPA。

• Synthesis、floorplanning、place & route 與 clock-tree synthesis。
• 跨 PVT corner 的 STA sign-off；ECO closure。
• Power、IR、EM 與實體驗證 sign-off (DRC/LVS)。
• 資深：5 年以上；主任：10 年以上先進製程實體設計經驗。

完成 on-chip CPU 子系統的 bring-up， 並負責跑在上面的低階軟體：bootloader、firmware、RTOS port， 以及和加速器區塊溝通的 kernel-level 驅動程式。

• 在 RISC-V / Arm CPU 子系統上完成 bootloader、firmware 與 RTOS bring-up。
• 為加速器、記憶體與 I/O 區塊撰寫低階驅動程式。
• Cache、MMU、interrupt 與 power management 軟體。
• 資深：5 年以上；主任：10 年以上 embedded / 系統軟體經驗。

建立並維護硬體與軟體團隊都依賴的模擬基礎建設： cycle-accurate 模型、virtual platform， 以及鏡射 silicon 行為的效能模型 stack。

• 運算、記憶體與互連的 cycle-accurate 與 transaction-level 模型。
• 整合 virtual platform / ISS，讓軟體可在 silicon 之前 bring-up。
• 對 RTL 與 post-silicon 進行校正，讓模型維持可信。
• 資深：5 年以上；主任：10 年以上架構 / 效能模擬經驗。

打造晶片設計團隊依賴的內部工具：EDA flow 自動化、 build system、RTL / DV / PD 的 CI， 以及讓硬體組織跑得更快的開發者體驗。

• 端到端自動化 synthesis、place & route、STA 與驗證流程。
• 為 RTL、DV 與實體設計提供 CI / regression 基礎建設。
• 提供晶片工程師的內部 CLI、dashboard 與 dev-experience 工具。
• 資深：5 年以上；主任：10 年以上 EDA tooling / 硬體工程基礎建設經驗。

端到端負責公司的 IT 基礎建設：伺服器架設與營運、 網路、儲存、身分驗證以及端點管理。 確保公司營運順暢且資安無虞。

• 架設並維運 on-premise 與雲端伺服器 (運算、檔案、郵件、網頁)。
• 網路：LAN/Wi-Fi、VPN、防火牆、外部網路、監控。
• 儲存與備份：NAS、snapshot、異地備份。
• 端點與身分：筆電配發、MDM、SSO、存取控制、稽核。

支援高階主管團隊的行程、出差、會議與行政事務， 成為讓領導層與辦公室順利運作的可信賴聯絡窗口。

• 跨時區管理高階主管的行程、會議與出差安排。
• 協調對內對外溝通；準備會議資料與 follow-up。
• 辦公室與行政支援：廠商協調、費用核銷、現場事務。
• 謹慎處理機敏資訊；與 HR / 財務 / 法務密切合作。